3차원 집적 회로
3차원 집적 회로(Three-dimensional integrated circuit, 3D IC)는 16개 이상의 IC를 적층하고 TSV(Through Silicon Via) 등을 이용해 수직으로 연결해 만든 MOS(금속산화물반도체) 집적 회로(IC)이다. 또는 Cu-Cu 연결을 사용하여 단일 장치처럼 작동하여 기존 2차원 프로세스보다 전력을 줄이고 설치 공간을 줄이면서 성능 향상을 달성할 수 있다.[1] 3D IC는 z 방향을 활용하여 마이크로일렉트로닉스 및 나노일렉트로닉스에서 전기적 성능 이점을 얻는 여러 3D 통합 방식 중 하나이다.
3D 집적 회로는 상호 연결 계층 구조 수준에 따라 글로벌(패키지), 중간(본드 패드) 및 로컬(트랜지스터) 수준으로 분류될 수 있다.[2] 일반적으로 3D 통합은 3DWLP(3D 웨이퍼 레벨 패키징)와 같은 기술을 포함하는 광범위한 용어이다. (2.5D 및 3D 인터포저 기반 통합, 3D 적층 IC(3D-SIC), 3D 이종 통합, 및 3D 시스템 통합[3], 진정한 모놀리식 3D IC뿐만 아니라)
JIC(Jisso Technology Roadmap Committee) 및 ITRS(International Technology Roadmap for Semiconductors)와 같은 국제 조직에서는 다양한 3D 통합 기술을 분류하여 3D 통합의 표준 및 로드맵을 더욱 발전시키기 위해 노력해 왔다.[4] 2010년대 들어서는 낸드플래시 메모리와 모바일 장치에 3D IC가 널리 쓰이고 있다.
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각주
- ↑ 《Wafer Bonding: Applications and Technology》. Springer. 2013년 3월 9일. ISBN 978-3-662-10827-7.
- ↑ “SEMI.ORG” (PDF). 2015년 9월 24일에 원본 문서 (PDF)에서 보존된 문서.
- ↑ “What is 3D Integration? - 3D InCites”. 2014년 12월 30일에 원본 문서에서 보존된 문서.
- ↑ “INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2011 EDITION” (PDF). 2014년 12월 30일에 원본 문서 (PDF)에서 보존된 문서. 2014년 12월 30일에 확인함.
출처
- JEDECが「DDR4」とTSVを使う「3DS」メモリ技術の概要を明らかに - 後藤弘茂のWeekly海外ニュース Impress Watch Co. (issued:2011-11-08, 2011-11-08)
- 貫通電極を用いたチップ積層技術の開発 (Japanese) – oki technical review #211 Vol.74 #3 (issued:2007-10, 2011-11-08)
- TSV (Through Silicon Via:Si貫通電極) 보관됨 2012-04-25 - 웨이백 머신 (Japanese) – Akita Elpida Memory, inc (2011-11-08)
